dc仿真流程

问题描述

精选答案

Translation :转换把描述RTL级的HDL语言，在约束下转换成DC内部通用的门级描述电路（取决于DC自己的库）,以GTECH或者没有映射的ddc形式展现，无任何的逻辑重组和优化。

Logic optimization ：逻辑优化基于所施加的一定时序和面积的约束条件，把通用的门级描述电路进行优化，就是把路径调整一下，门给改一下等等。

Gate mapping ：门级映射把优化了的通用门级描述电路用别家的工艺库把电路给映射出来，来构成实际电路，得到一个.ddc文件。这个.ddc文件可以包含许多丰富的信息，比如映射的门电路信息与网表、.v格式的网表、延时信息（sdf）、工作约束(sdc)等信息。（.ddc不能用文本编辑器打开）。.ddc包含的网表文件是实际意义的网表文件，而.v包含的网表文件是用来做后仿真的。