verilog中reg是什么意思
问题更新日期：2024-10-12 14:05:32
问题描述
verilog中reg是什么意思希望能解答下
- 精选答案
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verilog变量中用的最多的就是reg，其次是wire。 基于时序逻辑的时候就用reg，组合逻辑一般用wire。 always中只能用reg，才能对其赋值
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