不能被综合的Verilog语句能烧写到FPGA里面吗

问题描述

精选答案

1、可以在RTL里面查看2、只要正常全局编译通过，就可以配置到FPGA中3、VERILOG中有很多不可综合的语句是用来仿真的，部分可综合语句，由于设计者使用原因，也有可能不被综合。有些语句也有可能被编译器优化了，没被综合。