verilog中的case语法使用，求助

问题描述

精选答案

总结一些经常使用、经常忘记的语法。只讲例子；

r

循环例化：

r 例：

r

VIVADO中添加IP核的问题：

r

查看IP核是否添加对应的7系列器件；

查看IP核命名是否过长；

reg [7:0] count [3:0] 表示一个有4个元素的一维数组，数组中的元素是位宽为8的变量。

r reg [7:0] count 表示位宽为8位的向量。

r