Verilog中TASK是不是只有组合逻辑时才可以综合

问题描述

精选答案

不能称之为软件,Verilog HDL和VHDL是硬件描述语言，首先HDL中的D是 Description的缩写，也就是说它是一种用来解释电路行为的语言，就像是用人类的语言告诉你这个电路具有什么样的功能，有什么样的结构，内部有什么样的布线。

它通过综合器（类似于软件的编译器）综合后形成的是一个数字电路的电路图。 通常来说，软件设计是用计算机来帮助人类解决问题的，但是Verilog HDL不是这样的，一个合格的FPGA工程师在编写Verilog HDL描述电路之前，对这个电路的结构应该是了然于胸了，甚至连有多少个触发器，多少个逻辑门都是知道的，也许会问，既然这样还需要Verilog HDL语言干什么？

在不同的器件中，电路的实现结构，版图布局是不一样的，这样的话对于相同逻辑功能的电路在不同的器件中就会有不同的设计，遇到更换器件或者使用不同公司生产的器件，就得设计不同的版图，这样的话重复工作量太大，那么能不能进行更高层次的抽象呢？

可以，就是使用Verilog描述出这个电路，当更换不同公司的器件时，采用不同的综合器适配器进行综合，布局，布线就得到适合该公司器件的版图。从这个逻辑上说，可以这么来理解，软件是你不知道这个问题运行的结果，编个程序让计算机替我们计算出结果，而Verilog HDL则是已经知道了电路的实现，再用这个语言描述一下，使得该电路适应性等等更好。