FPGA可以用什么语言编程用哪个语言比较好

问题描述

精选答案

一般可以使用VERILOG 或者VHDL编写。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。其实，从个人感觉上来讲，verilog比较容易理解和学习，也比较灵活，但是正是由于其代码的随意性，如果应用不熟练程序很可能会有较多bug，需要慢慢调试。而VHDL作为早期美国军方设计的语言，追求其完备性和规则的严密性，用它可以避免很多程序BUG的发生，但是相对的，代码编写量也会较大。欢迎追问~

其他回答

房子经济

Verilog HDL和VHDL都是非常适合FPGA编程的语言，选择哪种语言主要取决于开发者的个人喜好和项目需求。

一般来说，Verilog HDL更加广泛使用，因为它是IEEE标准之一，被广泛应用于FPGA开发中的各种场景，例如模拟器开发、模拟板开发以及ASIC开发等。

但是，VHDL也有其独特的优点，例如可读性比Verilog略好，而且可以用于FPGA电路的设计和仿真。

其他回答

建筑说

主流的语言有VHDL与Verilog两种，

作为FPGA设计的开发者来说，只会使用一种HDL语言进行程序设计是不行的，因为在现实中，VHDL和Verilog几乎可以说是两分天下，所以有时候考虑到团队协作、代码继承甚至软件集成开发环境的支持等等，我们都无法随心所欲的选择FPGA设计的HDL语言种类。因此，最好的情况是VHDL和Verilog两种HDL语法都能够精通使用，这样可以极大的拓展我们的作战范围。

目前主流的FPGA软件集成开发环境都能够支持VHDL和Verilog两种语言，甚至是支持两种语言的混合编程。所谓混合编程，是指可以在VHDL中调用Verilog编写的模块，或者在Verilog中调用VHDL编写的实体。但是请记住，千万不要刻意的去使用混合编程，如果不是因为无法避免的客观条件，使用一种HDL语言完成整个设计是保证文件语法统一性的一个基本要求，因此也是一种好的代码风格。