fpga约束的时钟显示频率很低

问题描述

精选答案

锁相环，只要能锁定，就不存在精度（也就是输出频率准确度）的问题，但是用FPGA内部的锁相环，存在抖动比较大的问题，也就是短期内看输出的时钟的周期，理想应该是一个固定的值，但实际情况肯定会变化，用FPGA内部的锁相环输出的时钟，这种周期的变化会比较大，但要注意的是这种变化的频率比较高，而且是围绕准确的周期/频率 附近上下变化的，所以如果你以较长的时间来观察（比如0.1S，1S以及更长的时间），看到的是平均周期/频率，是很准确的，只是在以很短的时间看（比如10us、1us或者更短），才能看到这种比较明显的变化 最终是否能满足你的需求，还要看应用，如果产生的时钟只是用于FPGA的内部逻辑电路，是完全没有问题的，如果用于外部的模拟电路，高速DAC/ADC、射频链路、高速串行通讯接口，就有可能不能满足要求

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IT科技漫观点

不一定。FPGA（现场可编程门阵列）的约束是指对其逻辑元件之间的时序关系进行约束，以确保电路的正确功能和性能。时钟频率是指时钟信号的周期性重复频率，而不是约束的具体内容。实际上，FPGA 可以支持高频率的时钟信号，取决于具体的FPGA芯片、设计的复杂性、约束的复杂性以及设计者对时钟和时序的优化程度。因此，FPGA 约束的时钟显示频率并不一定很低，而是由具体的设计和约束要求决定。