Verilog语言中怎么取消注释
问题更新日期:2024-10-16 13:24:33
问题描述
Verilog语言中怎么取消注释急求答案,帮忙回答下
- 精选答案
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这个要看你用的什么编辑器了, 一般来说,如果是FPGA公司的开发环境软件(QUARTUS,ISE等),都是自带多行注释功能的,左键选中多行,右键里就有这个选项。
如果你用的是其他文本编辑软件,就要看了,WIN下的文本编辑器是没这功能的,LINUX下GEDIT这种也是没有这个功能的,LINUX下推荐VIM,不仅有这个功能,还能自设热键。
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