Verilog代码仿真测试时出现'X'有哪些可能的情形

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精选答案

我也遇到过类似问题，Ram输出莫名奇妙变成x。一开始以为是初始值没给导致的，后来加个也没用。感觉就是软件仿真跑错了，想办法绕过去吧。