verilog语言编程求一个用Verilo

问题描述

精选答案

1位全加器是由2个1位半加器和1个或门构成的。

如果你已经有1位半加器的描述文件了（.vhd），那么就在1位全加器的描述中，用2个元件例化语句描述2个半加器，然后用1个信号赋值语句描述1个或门就行了。