sdc约束类型

问题描述

精选答案

1、输入时钟约束

2、建立virtual clocks，代表驱动数据到FPGA的时钟

3、PLL

4、衍生时钟的约束，比如uncertainty

5、建立clock groups

6、输入输出延时

时序路径

信号可以连续穿过，不必等待其他触发条件的路径。沿着时序路径，信号仅仅在通过电路元器件时有延时。

时序路径是一个点到点的数据通路，数据沿着时序路径进行传输。每条时序路径有一个起点（startpoint）和一个终点（endpoint）