verilog比vhdl的优势是什么

问题描述

精选答案

一般认为 verilog更灵活 效率高（以较少的代码实现相同功能） 拥有一些vhdl没有的系统函数 比如$time、$random等

vhdl语法严格 某些错误在语法分析阶段就可以被发现 抽象层次较verilog略高 具有一些verilog没有的功能 比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式

两者不存在“优劣”之分 和系统规模也没有关系

我喜欢用vhdl 但是现在用verilog的更多 建议用后者

可能几年后system verilog会在设计、验证两方面取代它们