verilog reg类型有高阻态吗

问题描述

精选答案

一般verilog的高阻，是用wire的方式再assign一级得到的。regr;inoutio;assignio=vld r:1'bz;同时io还可以作为输入直接用。vhdl和log肯定有不太一样的地方，但是大体功能差别不大，都是表述硬件的语言。