verilog force怎么用

问题描述

精选答案

一般用在testbench，用来强制一个信号的值。比如你的verilog文件test.v里面有个信号val；你在testbench里面强制给值：initialforcetest.val=1；这样在仿真的时候，val就被设置为1了（无论原先它是什么值！）