verilog中的上升沿下升沿延时怎样规定

问题描述

精选答案

上升沿就是时钟由底到高的时刻（posedge）

下降沿就是时钟由高到底的时刻 (negedge)一般情况下触发器就是在上升沿或下降沿传输数据的延时可能是“#”

在实际的硬件电路中通过组合逻辑或是触发器时或通过器件之间连线会有时间上的延后，但在仿真时是没有这个时间的，在写测试模块时为模拟这个时间或是为模拟set up/hold时间可以用“#”，如果在自己设计的模块中用，综合时tools会不认为有这个延时，只认库里器件本身的延时。。