用verilog写一个8位循环移位器

问题描述

精选答案

module barrel_org(s,a_p,b_p);input [2:0] s;input [7:0] a_p;input [7:] b_p;reg [7:0] b_p;always@(a_p or s)begincase(s)3'b000:beginb_p